### [Altium Designer 24.5 EDA工具学习资料 实测踩坑三步走](https://2632.net/courses/2100003765.html)

**Published:** 2026-05-01T01:05:20

**Author:** 智行者IC社区

**Excerpt:** 本人员实地测试了Altium Designer 24.5.1，经历过原理图库路径出现混乱进而致使元件频繁报错“找不到模型”的情况，新手依照下面的三个步骤逐一进行操作

本人员实地测试了Altium Designer 24.5.1，经历过[原理图库](/doc/3447.html "原理图库")路径出现混乱进而致使元件频繁报错“找不到模型”的情况，新手依照下面的三个步骤逐一进行操作，便能够轻松地避开这类常见问题。

## 原理图符号创建时引脚怎么设置

**第1步 新建库文件并填写关键参数**

操作的路径是，从文件开始，接着选择新建，再进入库，最后是原理图库。于SCH Library面板那里，通过右键来选择添加新元件，把该元件命名成“STM32F103C，8T6”。在属性栏当中，要把引脚的长度设定为20mil，这是最优的推荐数值，要是过短的话，就会致使网络标号粘贴不上去，而过长的话，又会对版面造成影响。其理由是，20mil跟主流封装网格相匹配，在连线的时候，鼠标捕捉最为灵敏。

针脚重叠被检测到，这是新手常遇的报错情况之一，或者引脚的序号出现重复，这也是一种常见报错。核心的缘由在于，在去创建多引脚之时，没有留意编号要递增，又或者在复制引脚的时候，并没有去修改显示的名称。快速的解诀之道是，去开启SCH Library面板，双击那个报错的引脚，将“Designator”手工修改成不重复的数字，像1,2,3之类的，与此同时，勾选“Show Name”以便让文字呈现正常显示状态。

**第2步 放置元件并调用封装**

首先呢，操作的路径是这样的，要去工具那里，然后找到符号向导，接着从中选择“封装管理器”。之后呢，在封装管理器的窗口当中，要点击“添加”这个按钮。再然后，得从已经安装好的库里面，去选取“LQFP48”这种封装。一定要设置旋转角度的步进值为90°，这是为了方便后续在布局的时候能够进行旋转对齐。其参数是有参考依据的，具体是焊盘的外径为1.2mm，孔径是0.4mm。

以下是新手要避开的坑，常见的一种现象是，原理图成功生成了，然而导入 PCB 的时候却报出“Footprint not found”，出错的根源在于，封装库路径没有进行全局保存，仅仅是存在于临时项目里，解决的办法是，点击封装管理器右上角的“设置库路径”，把文件夹“Mypcb\_lib”添加到“已安装库”列表当中，并且勾选“与项目共享”，最后执行“更新所有实例”。

## [自动布线](/doc/3592.html "自动布线")规则参数最优推荐

**第3步 设置线宽与间距**

操作的路径是，从设计开始，接着到规则，再到Routing，然后是Width。用鼠标双击“新规则”，把最小的线宽设定为6mil，首选确定为8mil，最大的数值设成12mil。沿着相同的路径进入到Clearance，将不同网络之间的间距设置为8mil（此为关键参数）。其理由在于，6mil是当前打样工厂所具备的可靠极限，8mil预留了一定的余量空间，在成本与成品率方面达到了平衡；间距为8mil能够避免信号出现串扰情况，还能够满足一般密度板过孔扇出的要求。

有关新手需避开的坑，常见的报错是，出现了“Clearance Constraint Violation”，后续该报错是展现在DRC检测结果那儿的。还有高频且完整的解决流程是：

① 点击右下角“Panels”打开PCB规则与违规浏览器；

找到鼠标右键违规点，从中选中“违规细节”，如此便能够标示出是哪两个网络彼此靠得过于接近了。

③ 要是差距比0.2mm小，那就直接退回到“设计→规则→Clearance”，把数值临时改成6.5mil。

重新去运行“工具→设计规则检查”，对其进行验证，要实现只报这一处，之后再去做微调。

⑤ 最后手动拉线避开邻近网络，恢复标准8mil。

## 两种[PCB布局](/doc/3757.html "PCB布局")方案对比取舍

全模块化布局的方案 A，是按照功能子图依次进行框选，顺序为电源箭头指向 MCU 再指向接口。操作路径是，先要在原理图里选中一组相关元件，比如去耦电容加上电感，然后右键点击选择交叉选择到 PCB，在 PCB 中对应部分高亮之后，按下 I 与 C 进行板内排列。此方案适合元器件数量超过 200 个的中大型板，其走线清晰然而耗时较多。

版本二：方案B有着这样的操作方式，即快速集中布局，借助“工具→组件放置→在矩形区域内排列”这一途径，径直指明区域，将所有元件一次性摆放到位。它适宜用于原型验证或者元件数量少于80个的小板，其效率颇高，然而后期绕线量较多。关于取舍的逻辑是这样的，要是时间紧迫，或者手头拥有成熟的模块库，那就采用方案B；要是追求首版就能一板通，那就只好直接使用方案A。

## 本方法不适用场景与简易替代

首要提及的流程，主要是用以针对常规的两层板以及四层板的情况。要是板子存在需要控制阻抗的情形，诸如DDR走线、RF天线这类，又或者板厚是低于0.8mm的，并且过孔密度是极高的，那么通过手工去设置规则，就极容易致使信号反射的状况出现。有一种简单的替代方案，那就是先导出Netlist，然后将其交给在线EDA自动布线工具，像EasyEDA免费版这种，待其跑完基础路径之后，再回到AD去调整差分对以及等长线，如此便能省去九成的报错排查时间。你最近在画板的时候，遇到了哪种会反复卡壳的报错呢？欢迎在评论区贴图，我会用实测步骤帮你进行拆解。

**Categories:** 技术文档

---